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图示说明：

• （左图）使用缺陷钝化的合成双层WSe₂薄膜制作的2D-p型晶体管的转移特性曲线，其中性能最佳的器件显示最大电流（Imax）达到690 µA/µm；
• （右图）与台积电合作完成的最终双栅极2D p型晶体管的透射电子显微镜（TEM）截面图（Lch=沟道长度；TG=顶层栅极；BG=背栅；S=源极；D=漏极；IL=界面层）。

🔬 Imec揭示2D器件技术重大突破：携手台积电与英特尔攻克制造难题

在2025年IEEE国际电子器件会议（IEDM）上，微电子研究机构Imec展示了采用单层二硒化钨（WSe₂）沟道的p型场效应晶体管（FET）的突破性性能，同时推出了优化的、与晶圆厂工艺兼容的源漏接触形成模块和栅极堆叠集成方案。

这些成果是Imec与领先半导体制造商合作的结晶，标志着二维材料技术取得了重大进展。该技术被视为延续逻辑器件技术路线图的一项极具前景的长期方案。

用原子级厚度的二维过渡金属硫族化合物（MX₂）取代传统的硅导电沟道，有望实现极致的栅极和沟道长度微缩，同时保持良好的沟道静电控制能力和高载流子迁移率。

该领域需要实现的关键里程碑包括：高质量二维材料层沉积、栅极堆叠集成、低电阻源漏接触形成以及300毫米晶圆制造集成。此外，虽然目前大多数研究集中在改进n型器件（沟道材料为WS₂或MoS₂），但p型器件仍需更多基础性工作，因为它们需要不同的沟道材料（如WSe₂）。

Imec计算与存储器件技术副总裁Gouri Sankar Kar表示：“在2025年IEDM上，我们通过两份独立的报告展示了Imec如何通过核心CMOS工业联盟计划（IIAP）内的深度合作，推动二维材料器件性能的突破。在这两项合作中，我们将制造商提供的高质量二维材料层与Imec优化的接触和栅极模块相结合，这对推动技术超越现有水平起到了关键作用。”

🤝 与台积电（TSMC）合作：攻克p型器件栅极堆叠难题

Gouri Sankar Kar解释道：“在MX₂沟道顶部沉积顶层栅极HfO₂介质时，需要额外的成核层来支持HfO₂的成核与生长。对于n型器件，这可以通过创建AlOx界面层来解决，但由于WSe₂沟道材料与n型材料特性不同，这种方法在p型器件上面临挑战。”

“在与台积电的合作中，我们从台积电提供的高质量WSe₂单层膜开始，通过后续转移在基板上构建了合成双层WSe₂。随后，我们氧化了顶层的WSe₂，将其转化为界面层，从而成功支持了HfO₂栅极氧化物的沉积。这种基于实验室的晶圆厂兼容集成方法，使得我们的双栅极p型晶体管性能达到了创纪录的水平。”

🤝 与英特尔（Intel）合作：实现300毫米晶圆制造模块

另一份报告重点介绍了Imec与英特尔的合作成果，双方共同开发了适用于300毫米晶圆制造的源漏接触和栅极堆叠集成模块，涵盖了n型（WS₂和MoS₂）和p型（WSe₂）二维晶体管。

Gouri Sankar Kar介绍道：“核心创新在于对英特尔提供的高质量二维材料层应用了选择性氧化物刻蚀工艺。这些材料层被界面AlOx层、HfO₂层和SiO₂层所覆盖。”

他补充说：“氧化物刻蚀工艺允许形成晶圆厂兼容的‘镶嵌式’顶层接触，这是世界首创。此外，在垂直接触刻蚀过程中，界面AlOx层同时被横向刻蚀，从而从沟道区域去除了AlOx。这显著降低了栅极的等效氧化层厚度（EOT），有利于改善栅极的传输特性。”

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