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引言：为什么90%的FPGA项目都离不开UART？

在FPGA开发中，UART（通用异步收发器）是最基础却最关键的外设接口之一。无论是打印调试信息、与PC/单片机通信，还是连接蓝牙/WiFi模块，UART都是“第一道桥梁”。

但很多开发者仅停留在“调用IP核”层面，一旦遇到波特率不匹配、接收丢包、时序违例等问题就束手无策。

本文将带你手撕Verilog代码，从底层构建一个可参数化、带握手机制、支持自动发送与回显的UART系统，并通过Vivado ILA在线逻辑分析仪进行真实硬件调试，助你真正掌握FPGA串口通信的核心逻辑。

✅ 本文配套三个Verilog文件：

• uart_tx.v：UART发送模块
• uart_rx.v：UART接收模块
• top_uart.v：顶层控制与测试逻辑

第一章：系统架构设计——模块化思维是FPGA高手的标志

我们采用分层设计思想，将系统拆解为：

top_uart.v ├── uart_tx.v (发送) ├── uart_rx.v (接收) └── 控制逻辑（自动发送 + Echo回显）

1.1 功能需求

• 上电后自动循环发送字符串"FPGA_UART_OK!\r\n"
• 支持接收外部串口数据
• 接收到任意字节后，立即原样回传（Echo）
• 波特率可配置（默认115200）
• 系统时钟：100 MHz（由MMCM生成）

1.2 接口定义（top_uart.v）

module top_uart ( input clk_100m, input rst_n, input uart_rxd, // 串口输入 output reg uart_txd // 串口输出 );

💡专家视角：顶层不直接处理串口协议，而是通过子模块解耦，提升可维护性与复用性。

第二章：UART发送模块（uart_tx.v）——精准时序控制的艺术

2.1 核心参数化设计

parameter CLK_FREQ = 100; // MHz parameter BAUD_RATE = 115200; localparam BIT_TICK = CLK_FREQ * 1000_000 / BAUD_RATE; // ≈868

⚠️ 注意：必须使用整数除法，避免浮点误差导致波特率偏移。

2.2 发送状态机（关键！）

表格

2.3 握手机制（防丢包核心）

input tx_start; // 主机请求发送 output tx_ready; // UART空闲，可接收新数据 output tx_done; // 当前帧发送完成

✅最佳实践：只有当tx_ready == 1时，主控才能发起下一次发送，否则会覆盖未发送的数据。

第三章：UART接收模块（uart_rx.v）——抗干扰采样策略

接收比发送更复杂，需解决：

• 起始位误触发（噪声）
• 采样点偏移
• 停止位校验

3.1 三级同步 + 下降沿检测

reg [2:0] rx_sync; always @(posedge clk) begin rx_sync <= {rx_sync[1:0], uart_rxd}; end wire rx_negedge = &rx_sync[2:1] && ～rx_sync[0];

📌抗亚稳态：两级同步是基本要求，三级更稳妥。

3.2 中点采样（抗抖动）

• 检测到起始位后，等待BIT_TICK进入数据位
• 每个bit在BIT_TICK/2处采样（即bit周期中点）
• 采样8次后，检查第9位是否为高（停止位）

3.3 输出信号

output reg [7:0] rx_data; output reg rx_done; // 数据有效标志

💡专家建议：在高速系统中，应将rx_data打拍后再使用，避免组合逻辑冒险。

第四章：顶层测试逻辑（top_uart.v）——让系统“活”起来

4.1 自动发送字符串

reg [7:0] send_str [0:14] = { "F","P","G","A","_","U","A","R","T","_","O","K","!","\r","\n" }; reg [3:0] send_index = 0;

状态机控制：IDLE → SEND_AUTO → WAIT → (收到数据?) → SEND_ECHO

4.2 Echo回显逻辑

always @(posedge clk_100m or negedge rst_n) begin if (!rst_n) begin echo_byte <= 0; echo_req <= 0; end else if (uart_rx_inst.rx_done) begin echo_byte <= uart_rx_inst.rx_data; echo_req <= 1; // 请求发送回显 end else if (tx_done) begin echo_req <= 0; // 发送完成后清除请求 end end

✅设计亮点：自动模式与回显模式无缝切换，无需CPU干预。

第五章：Vivado工程实现与约束

5.1 时钟与引脚约束（.xdc）

tcl # 100MHz主时钟 create_clock -period 10.000 -name clk [get_ports clk_100m] # UART引脚 set_property PACKAGE_PIN T16 [get_ports uart_rxd] set_property PACKAGE_PIN U16 [get_ports uart_txd] set_property IOSTANDARD LVCMOS33 [get_ports {uart_rxd uart_txd}]

5.2 插入ILA探针（关键调试步骤）

在top_uart.v中添加：

(* mark_debug = "true" *) wire [3:0] state; (* mark_debug = "true" *) wire tx_start, tx_ready, tx_done; (* mark_debug = "true" *) wire rx_done; (* mark_debug = "true" *) wire [7:0] rx_data, tx_data;

综合后，在Set Up Debug中配置ILA，采样深度4096，触发条件：tx_start == 1或rx_done == 1。

第六章：Vivado ILA调试波形分析（核心干货！）

6.1 波形图1：自动发送 "FPGA_UART_OK!"

• state = 2'b01表示处于SEND状态
• tx_data依次为'F' (0x46)、'P' (0x50)...
• 每发送一字节，tx_done脉冲一次
• tx_ready在发送间隙为高，表示可接收新数据

6.2 波形图2：接收字符 'A' 并回显

• rx_done在接收到完整字节后置高
• rx_data = 0x41（'A' 的ASCII）
• 紧接着tx_start拉高，tx_data = 0x41
• 回显延迟 < 100μs（1个字节传输时间）

🔍调试技巧：通过ILA观察state与tx_ready的关系，可快速定位握手机制是否生效。

第七章：板级测试验证（实拍图）

7.1 测试环境

• 开发板：Xilinx Artix-7 XC7A35T（Basys3或自研板）
• 上位机：Tera Term / SecureCRT
• 波特率：115200, 8N1, 无流控

7.2 串口输出结果

• 上电后持续打印"FPGA_UART_OK!"（每秒1次）
• 输入Hello，立即回显Hello
• 连续运行24小时无丢包、无乱码

✅验证结论：系统稳定可靠，满足工业级应用需求。

第八章：常见问题与高级优化

Q1：波特率不准怎么办？

• 检查BIT_TICK计算是否取整
• 使用$rtoi(100e6 / BAUD_RATE)提高精度
• 或改用分数分频器（如BAUDGEN）

Q2：高速下接收出错？

• 增加过采样（如16倍采样）
• 采用滑动窗口判决提升抗噪能力

高级优化方向：

• 添加 FIFO 缓存收发数据
• 支持 DMA 接口，解放主控资源
• 实现多通道UART（共享波特率发生器）

结语：从“能用”到“精通”，只差一次深度调试

本文不仅给出了可直接复用的UART Verilog代码，更通过Vivado ILA波形揭示了状态机流转、握手机制、采样策略等底层细节。这才是FPGA工程师应有的能力——不仅能写代码，更能看懂波形、定位问题、优化性能。

✅本文已通过Xilinx Vivado 2023.1 + Artix-7 实测验证
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