稳定性性能系列之十二——Android渲染性能深度优化:SurfaceFlinger与GPU
2026/1/12 23:29:05
[微机原理与系统设计-从入门到入土] 存储器Memory
知乎：https://www.zhihu.com/people/byzh_rc
CSDN：https://blog.csdn.net/qq_54636039
注：本文仅对所述内容做了框架性引导，具体细节可查询其余相关资料or源码
参考文章：各方资料
文章目录
- [微机原理与系统设计-从入门到入土] 存储器Memory
- 芯片回顾
- 基础概念
- 常用存储芯片
- 存储器扩展技术
- 1.位扩展（字长扩展）
- 2.字节扩展（字数扩展）
- 片选译码方式
- 1. 全地址译码
- 2. 部分地址译码
- 3. 常用译码电路
- 8086系统存储器
- 存储器自检
芯片回顾
最小系统中M / I O ‾ o r I O / M ‾ M/\overline{IO}~or~IO/\overline{M}M/IOorIO/M和W R ‾ \overline{WR}WR和R D ‾ \overline{RD}RD要参与芯片的C S ‾ \overline{CS}CS
最大系统中M E M W ‾ \overline{MEMW}MEMW和M E M R ‾ \overline{MEMR}MEMR要参与芯片的C S ‾ \overline{CS}CS
基础概念
存储容量:
存储容量 = 字数N × 字长M \text{存储容量} = \text{字数N} \times \text{字长M}存储容量=字数N×字长M
- 字数N决定存储单元的数量
- 字长M决定每个存储单元的位数
单位换算:
1 K B = 100 0000 0000 B = 400 H 32 K B = 1000 0000 0000 0000 B = 8000 H 1KB=100~0000~0000B=400H \\ 32KB=1000~0000~0000~0000B=8000H1KB=10000000000B=400H32KB=1000000000000000B=8000H
功能划分:
- 低位地址线：用于片内寻址（确定芯片内部具体存储单元）
- 高位地址线：用于片选寻址（选择需要访问的存储芯片）
常用存储芯片
地址线的根数可由容量推得
数据线的根数可由容量推得
| 芯片型号 | 容量 | 地址线 | 数据线 | 芯片类型 | 片选 | 读写 |
|---|---|---|---|---|---|---|
| 6264 | 8K×8b | A 0 ∼ A 12 A_0 \sim A_{12}A0∼A12 | D 0 ∼ D 7 D_0 \sim D_7D0∼D7 | SRAM | C S ‾ \overline{CS}CS | O E ‾ , W E ‾ \overline{OE},\overline{WE}OE,WE |
| 2114 | 1K×4b | A 0 ∼ A 9 A_0 \sim A_9A0∼A9 | D 0 ∼ D 3 D_0 \sim D_3D0∼D3 | SRAM | C S ‾ \overline{CS}CS | W E ‾ \overline{WE}WE |
| 2764 | 8K×8b | A 0 ∼ A 12 A_0 \sim A_{12}A0∼A12 | D 0 ∼ D 7 D_0 \sim D_7D0∼D7 | EPROM | C E ‾ \overline{CE}CE | O E ‾ \overline{OE}OE |
W R ‾ \overline{WR}WR->W E ‾ \overline{WE}WE
R D ‾ \overline{RD}RD->O E ‾ \overline{OE}OE
存储器扩展技术
1.位扩展（字长扩展）
核心目标：改变存储字长（如4b→8b），不改变存储字数
连接规则：
- 地址线：所有芯片的地址线（A 0 A_0A0~A n A_nAn）同名相连
- 数据线：各芯片的数据线分段连接
- 控制线：所有芯片的读写信号（W E ‾ \overline{WE}WE/O E ‾ \overline{OE}OE）、片选信号（C S ‾ \overline{CS}CS）同名相连
2.字节扩展（字数扩展）
核心目标：改变存储字数（如8K→32K），不改变存储字长
连接规则：
- 地址线：低位地址线（A 0 A_0A0~A n A_nAn）同名相连（片内寻址）；高位地址线用于片选译码（选择不同芯片）
- 数据线：所有芯片的数据线（D 0 D_0D0~D m D_mDm）同名相连（字长一致）
- 控制线：读写信号（W E ‾ \overline{WE}WE/O E ‾ \overline{OE}OE）同名相连；片选信号由高位地址线译码产生，分别控制不同芯片
片选译码方式
将高位地址线转换为片选信号，实现多芯片的选择控制，分为全地址译码和部分地址译码
1. 全地址译码
- 定义：所有高位地址线全部参与片选译码
- 特点：每个存储单元对应唯一的物理地址（无地址重叠），地址空间利用率高
- 适用场景：对地址空间利用率要求高的系统
2. 部分地址译码
- 定义：仅部分高位地址线参与片选译码，剩余高位地址线不参与
- 特点：每个存储单元对应多个物理地址（地址重叠），地址空间利用率低，但译码电路简单
- 适用场景：对地址空间要求不高、追求电路简化的系统
3. 常用译码电路
- 74138译码器：输入信号为A AA、B BB、C CC，使能信号G ‾ \overline{G}G（需满足使能条件才能正常译码）
- 离散门电路：由或门、非门、与非门等组合实现译码逻辑，适用于简单的片选需求
8086系统存储器
8086数据总线为16位 -> 将存储空间分为两个独立的8位存储体
- 偶片：由偶地址（最低位A 0 = 0 A_0=0A0=0）的存储单元组成，对应数据总线低8位（D 0 D_0D0~D 7 D_7D7）
- 奇片：由奇地址（最低位A 0 = 1 A_0=1A0=1）的存储单元组成，对应数据总线高8位（D 8 D_8D8~D 15 D_{15}D15）
片选控制信号:
- A 0 A_0A0：控制偶片选通，A 0 = 0 A_0=0A0=0时选中偶片
- B H E ‾ \overline{BHE}BHE：控制奇片选通，B H E ‾ = 0 \overline{BHE}=0BHE=0时选中奇片
读写控制逻辑：
16位数据读写时，A 0 = 0 A_0=0A0=0且B H E ‾ = 0 \overline{BHE}=0BHE=0，奇偶片同时选通
8位偶地址读写时仅A 0 = 0 A_0=0A0=0
8位奇地址读写时仅B H E ‾ = 0 \overline{BHE}=0BHE=0
存储器自检
向存储单元写入特定数据，再读出校验(循环遍历所有存储单元)
- 写入55 H \mathbf{55H}55H（01010101B），与55 H 55H55H比较（CMP），判断是否一致
- 写入0 A A H \mathbf{0AAH}0AAH（10101010B），与0 A A H 0AAH0AAH比较（CMP），判断是否一致
- 若两次比较均一致，说明存储单元正常，否则存在故障