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[微机原理与系统设计-从入门到入土] 总线Bus

知乎：https://www.zhihu.com/people/byzh_rc

CSDN：https://blog.csdn.net/qq_54636039

注：本文仅对所述内容做了框架性引导，具体细节可查询其余相关资料or源码

参考文章：各方资料

I/O 操作

指令方向定义: 所有芯片无论内设外设, 接口都基于 CPU 视角

• IN：数据从I/O 端口→CPU
• OUT：数据从CPU→I/O 端口

数据寄存器限制

CPU 与 I/O 端口交互时，只能使用 AL或AX作为数据寄存器

端口号与寻址方式

• 端口号范围：0 ~ 65535（16 位地址线）

• 端口号的基址称为port

• 寻址规则:

  端口号范围	寻址方式	指令格式示例
  p o r t < 256 port < 256port<256	port或DX	IN AL, 80H/IN AL, DX
  p o r t ≥ 256 port ≥ 256port≥256	必须用 DX 间接寻址	MOV DX, 1234H->IN AX, DX

指令格式

• 读I/O端口:IN AL/AX, port/DX
• 写I/O端口:OUT port/DX, AL/AX

常用接口芯片

三态逻辑:

1.单向三态门: 74LS244

控制信号：

• G（使能端）

工作逻辑

• G = 0：芯片激活，数据单向导通
• G = 1：芯片禁用，输出端为高阻态

2.双向三态门:74LS245

控制信号

• G：使能端
• DIR：控制数据传输方向

工作逻辑

• G = 0：芯片激活，数据方向由DIR决定
• G = 1：芯片禁用，输出端为高阻态

3.带三态输出的锁存器: 74LS373

工作逻辑

• 激活状态：跟随模式（输出随输入实时变化）
• 禁用状态：锁存模式（保持当前输出值）

应用场景：地址锁存 -> 解决 8086 地址 / 数据总线复用问题

8086引脚

数据总线的宽度代表了CPU单次数据处理能力

• 8086: 16位
• 8088: 8位

地址总线(20位->1MB)决定了地址空间的大小

• 物理空间: 0 ~ 2²⁰-1
• 地址范围0 ~ 0FFFFFH

主频：CLK的频率，默认 5MHz

时钟周期：主频的倒数(CPU 最小时间单位)

总线周期：CPU 访问一次存储器或I/O端口的时间
->至少包含 4 个时钟周期（T1~T4）

若外设未准备好数据，在T3后插入等待周期Tw，直至 READY 信号有效后进入 T4

1.电源与接地

V C C VCCVCC: 电源正极

G N D GNDGND: 电源负极（多个 GND 引脚保证供电稳定）

2.地址与数据

A D 0 ∼ A D 15 AD0 \sim AD15AD0∼AD15: 分时复用

• T1 状态 → 输出地址（A0~A15）
• T2~T4 状态 → 双向传输数据（D0~D15）

A L E ALEALE: 地址锁存允许(address latch enable)

• 高电平时锁存 AD0~AD15 中的地址信号

3.地址与状态

A 16 / S 3 ∼ A 19 / S 6 A16/S3 \sim A19/S6A16/S3∼A19/S6: 分时复用：

• T1 状态 → 输出高 4 位地址（A16~A19）
• T2~T4 状态 → 输出 CPU 状态信号
• 执行 I/O 操作时，此组引脚全为低电平

4.8086奇偶片译码

B H E ‾ \overline{BHE}BHE:8086奇片的译码

• 低电平时，允许使用高 8 位数据线D8~D15

A 0 A0A0:8086偶片的译码

• A0=0 → 偶地址
• A0=1 → 奇地址

5.数据的传输方向

D T / R ‾ DT/\overline{R}DT/R: (data transmit/receive)

• 高电平: 写操作（CPU→外设）
• 低电平: 读操作（外设→CPU）

6.数据的收发允许

D E N ‾ \overline{DEN}DEN: (data enable)

• 低电平时，允许 74LS245 传输数据

7.读写控制

R D ‾ \overline{RD}RD: 对应 IN 指令（T2~T4 有效）

W R ‾ \overline{WR}WR: 对应 OUT 指令（T2~T4 有效）

8.存储/I/O区分

M / I O ‾ M/\overline{IO}M/IO:

• 高电平 → 访问存储器
• 低电平 → 访问 I/O 端口

8086 对应引脚为M / I O ‾ M/\overline{IO}M/IO

8088 对应引脚为I O / M ‾ IO/\overline{M}IO/M

9.外设就绪信号

R E A D Y READYREADY:

• T3 时若为低，则插入 Tw 周期
• 变为高后进入 T4

10.复位信号

R E S E T RESETRESET:

• 至少保持 4 个时钟周期
• 复位后：IP=0、DS=0、ES=0、SS=0、PSW=0；CS=0FFFFH
  -> 启动地址C S : I P = 0 F F F F 0 H CS:IP = 0FFFF0HCS:IP=0FFFF0H

11.系统模式选择

M N / M X ‾ MN/\overline{MX}MN/MX: 最小/最大模式

• 高电平 → 最小模式
• 低电平 → 最大模式

12.中断相关

N M I NMINMI: 非可屏蔽中断(non-maskable interrupt)

• 上升沿触发，不受 IF 标志位控制

I N T R INTRINTR: 可屏蔽中断请求(interrupt request)

• 高电平有效，仅当 IF=1 时响应

I N T A ‾ \overline{INTA}INTA: 中断响应(interrupt acknowledge)

• 在相邻两个总线周期中输出两个负脉冲
  -> 通知外设发送中断类型号

13.总线相关

H O L D HOLDHOLD: 总线请求

• 外设向 CPU 申请总线使用权

H L D A HLDAHLDA: 总线响应

• CPU 授予总线使用权

总线请求响应流程:

1. 外设发出HOLD请求 → CPU 在当前总线周期结束后响应
2. CPU 发出HLDA信号，放弃总线控制权
3. 外设使用总线，完成后撤销HOLD
4. CPU 撤销HLDA，恢复总线控制权

系统的两种工作模式

1.最小模式M N / M X ‾ = 1 MN/\overline{MX}=1MN/MX=1

适用场景：单处理器系统

核心特征：CPU 直接输出所有控制信号（如R D ‾ \overline{RD}RD、W R ‾ \overline{WR}WR、M / I O ‾ M/\overline{IO}M/IO），无需额外总线控制器

2.最大模式M N / M X ‾ = 0 MN/\overline{MX}=0MN/MX=0

适用场景：多处理器系统（主处理器 + 协处理器）

核心特征:

• CPU 不直接输出读写控制信号，而是输出状态位 S0~S2
• 由总线控制器 8288对 S0~S2 译码，生成存储器/I/O控制信号（如M R D C ‾ \overline{MRDC}MRDC、I O R C ‾ \overline{IORC}IORC、I N T A ‾ \overline{INTA}INTA等）

协处理器类型

• 8087：数值计算协处理器
• 8089：I/O 处理协处理器

额外控制引脚

• L O C K ‾ \overline{LOCK}LOCK：低电平时锁定总线, 确保对总线的独占访问权
• Q S 0 ∼ Q S 1 QS0 \sim QS1QS0∼QS1：指令队列状态信号，反映指令预取情况
  • 总结接口单元BIU会从存储器中预取后面的指令放在指令队列中
• R Q ‾ / G T 0 ∼ 1 ‾ \overline{RQ}/\overline{GT0 \sim 1}RQ​/GT0∼1：总线请求 / 授权信号
  • 支持两个协处理器，R Q ‾ / G T 0 ‾ \overline{RQ}/\overline{GT0}RQ​/GT0优先级更高
  • 请求和授权只由一根线实现, 分时复用, 方向相反

3.PC/XT系统

相当于8088系统的最大模式

I/O 端口地址范围：仅使用 A0~A9（10 位地址线）
-> 共 1024 个端口

M E M R ‾ \overline{MEMR}MEMR：存储器读信号

M E M W ‾ \overline{MEMW}MEMW：存储器写信号

I O R ‾ \overline{IOR}IOR：I/O 端口读信号

I O W ‾ \overline{IOW}IOW：I/O 端口写信号

A E N AENAEN：

• 高电平 → DMA 操作（CPU 让出总线）
• 低电平 → I/O 操作（执行 IN/OUT 指令）

4.总结

8086才有BHE ‾ \overline{\text{BHE}}BHE