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FPGA实战入门：从全加器到七段数码管显示的完整数字系统构建

你有没有想过，计算机最底层的“计算”到底是怎么发生的？
两个数相加——这个在我们看来再简单不过的操作，其实背后藏着一套精密的逻辑体系。今天，我们就用一块FPGA开发板，亲手搭建一个能算、能显、看得见结果的4位二进制加法器，并通过七段数码管实时展示运算结果。

这不是简单的代码复制粘贴，而是一次完整的“输入—计算—输出”闭环实践。我们将从最基本的全加器单元出发，一步步构建出整个系统，最终实现拨动开关就能看到加法结果的神奇效果。

从一位到四位：全加器是怎么“串”起来的？

全加器的本质：三位输入，两位输出

加法不是只看当前位那么简单。比如你在做十进制加法时，“5+7=12”，不仅要写下“2”，还得记住要向前进“1”。数字电路也一样。

全加器（Full Adder）就是干这件事的：它接收三个输入：
- A：第一个操作数的当前位
- B：第二个操作数的当前位
- Cin：来自低位的进位

然后输出两个结果：
- Sum：本位和（A + B + Cin 的个位）
- Cout：向高位的进位（是否产生进位）

它的核心逻辑可以用两个异或门和几个与或门实现：

$$
Sum = A \oplus B \oplus Cin \
Cout = (A \cdot B) + (Cin \cdot (A \oplus B))
$$

别被公式吓到，其实这就是小学数学里的“满二进一”。

Verilog实现：模块化设计更清晰

我们先写一个单个全加器模块，作为“积木块”：

module full_adder ( input wire A, input wire B, input wire Cin, output wire Sum, output wire Cout ); assign Sum = A ^ B ^ Cin; assign Cout = (A & B) | (Cin & (A ^ B)); endmodule

接下来，把四个这样的“积木”连起来，形成一个能处理4位数据的加法器：

module adder_4bit ( input wire [3:0] A, input wire [3:0] B, input wire Cin, output wire [3:0] Sum, output wire Cout ); wire C1, C2, C3; full_adder fa0 (.A(A[0]), .B(B[0]), .Cin(Cin), .Sum(Sum[0]), .Cout(C1)); full_adder fa1 (.A(A[1]), .B(B[1]), .Cin(C1), .Sum(Sum[1]), .Cout(C2)); full_adder fa2 (.A(A[2]), .B(B[2]), .Cin(C2), .Sum(Sum[2]), .Cout(C3)); full_adder fa3 (.A(A[3]), .B(B[3]), .Cin(C3), .Sum(Sum[3]), .Cout(Cout)); endmodule

这种结构叫串行进位加法器（Ripple Carry Adder），优点是逻辑简单、资源占用少，非常适合教学和入门项目。虽然它的速度受限于进位信号一级级传递的延迟（最长路径达4级门延迟），但对于几十MHz以下的应用完全够用。

⚠️ 小贴士：Cin通常接地（设为0），除非你要做多字节扩展加法；Cout则可用于溢出检测——比如当两个正数相加超过15（即4'b1111）时，Cout会变高，提示结果超出4位表示范围。

让机器“说话”：七段数码管如何显示数字？

有了计算结果，下一步就是让人眼能看懂。这时候就得靠七段数码管出场了。

数码管的工作原理：点亮不同的“段”

七段数码管由a~g七个LED段组成，排列成“日”字形。通过控制哪些段亮、哪些灭，就可以显示出0~9这些数字。

常见的类型有两种：
-共阴极：所有LED负极接在一起并接地，段选信号给高电平时点亮
-共阳极：所有LED正极接VCC，段选信号给低电平时点亮

大多数FPGA开发板使用的是共阴极数码管，所以我们按这个来设计。

译码器设计：把二进制变成“光”

我们需要一个“翻译官”——BCD转七段译码器，将4位二进制数转换为7位段选信号。

module seg_decoder ( input wire [3:0] bcd, output reg [6:0] seg // {a,b,c,d,e,f,g} ); always @(*) begin case(bcd) 4'd0: seg = 7'b1111110; // 显示 0 4'd1: seg = 7'b0110000; // 显示 1 4'd2: seg = 7'b1101101; // 显示 2 4'd3: seg = 7'b1111001; // 显示 3 4'd4: seg = 7'b0110011; // 显示 4 4'd5: seg = 7'b1011011; // 显示 5 4'd6: seg = 7'b1011111; // 显示 6 4'd7: seg = 7'b1110000; // 显示 7 4'd8: seg = 7'b1111111; // 显示 8 4'd9: seg = 7'b1111011; // 显示 9 default: seg = 7'b0000000; // 熄灭（非法输入） endcase end endmodule

注意这里的编码顺序是{a,b,c,d,e,f,g}，对应物理上的段位置。例如7'b1111110表示a~f都亮，只有g不亮，正好围成一个“0”。

💡 如果你的板子是共阳极数码管，只需在顶层反相即可：
verilog assign seg_out = ~seg;

系统整合：让一切跑起来！

现在我们有三大件：
1. 输入：8个拨码开关（SW7~SW0）
2. 运算：4位全加器
3. 输出：七段数码管 + 溢出指示LED

让我们把它们串成一条流水线。

顶层设计：连接所有模块

module top_adder_display ( input wire [7:0] SW, // 8位拨码开关 output wire [6:0] SEG, // 七段数码管段选 output wire AN, // 位选（假设只有一个数码管） output wire LED_Carry // 溢出指示灯 ); wire [3:0] A = SW[7:4]; // 高4位为A wire [3:0] B = SW[3:0]; // 低4位为B wire [3:0] Sum; wire Cout; // 实例化加法器 adder_4bit u_adder ( .A(A), .B(B), .Cin(1'b0), // 无初始进位 .Sum(Sum), .Cout(Cout) ); // 实例化译码器 seg_decoder u_decoder ( .bcd(Sum), .seg(SEG) ); // 溢出指示 assign LED_Carry = Cout; // 单位选，常亮（静态显示） assign AN = 1'b0; // 共阴极位选有效为低 endmodule

这里假设只有一个数码管用于显示个位结果。如果想显示两位（比如13），就需要动态扫描了。

动态扫描进阶技巧（可选）

当你有多位数码管时，可以引入动态扫描技术：

• 使用一个定时器每几毫秒切换一次位选信号（AN0, AN1）
• 同时根据当前位送出对应的段码
• 利用人眼视觉暂留效应，看起来就像同时显示

这样可以用极少的I/O驱动多个数码管，极大节省资源。

调试经验与常见坑点

❗ 常见问题1：数码管显示乱码或全暗

• 检查极性：确认是共阴还是共阳，输出电平是否匹配
• 查看映射关系：FPGA引脚分配是否正确？SEG[0]真的接到a段了吗？
• 无效输入处理：若Sum > 9（如A=10+B=7=17），译码器默认熄灭。建议增加十六进制支持或限制输入范围

❗ 常见问题2：结果不稳定或跳变

• 开关抖动：机械拨码开关存在弹跳，可能导致误读。可在FPGA中加入消抖逻辑（如延时20ms再采样）
• 电源噪声：确保供电稳定，必要时加去耦电容
• 未初始化信号：组合逻辑避免latch，敏感列表写完整（推荐用always @(*)）

✅ 最佳实践建议

结语：这不仅仅是一个加法器

当你第一次拨动开关，看着数码管亮起“8”的那一刻，你会突然意识到：
原来计算机的“思考”，就是由这样一个个小小的逻辑门组成的。

这个项目看似简单，但它涵盖了数字系统设计的核心要素：
- 组合逻辑构建（全加器）
- 编码转换（BCD→7段）
- 硬件接口驱动（数码管控制）
- 系统集成与调试

更重要的是，它建立了一条从理论到实践的认知桥梁：
布尔代数 → 逻辑门 → Verilog代码 → FPGA配置 → 物理现象

而这正是嵌入式工程师、IC设计者每天都在做的事。

如果你正在学习数字逻辑、准备FPGA面试，或者只是想动手做一个“看得见结果”的项目，不妨试试这个经典案例。它足够简单让你快速上手，又足够完整让你学到真东西。

🔧 项目已开源，欢迎fork后尝试添加新功能：
- 支持减法运算（补码实现）
- 加入时钟自动累加
- 扩展为8位加法器并分屏显示

如果你在实现过程中遇到了其他挑战，欢迎在评论区分享讨论。