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从零开始：用VHDL在FPGA上构建数字通信发送端

你是不是正在为VHDL课程设计大作业发愁？
想做一个“高大上”的项目，但又怕太复杂、无从下手？
别担心——今天我们就来手把手教你，如何从零基础实现一个完整的数字通信系统发送端，全程使用VHDL语言，在FPGA上完成逻辑设计与仿真验证。

这个项目不仅结构清晰、代码可运行，还能帮你深入理解硬件描述语言的本质：时序、并行和状态控制。更重要的是，它完全可以在没有开发板的情况下，通过ModelSim完成行为级仿真，适合本科阶段的课程实践或小型课题展示。

为什么要在FPGA上做通信系统？

传统的数字通信教学多依赖MATLAB或Python进行算法仿真，学生往往只看到波形图，却对“信号到底是怎么一步步生成的”缺乏直观感知。

而当你用VHDL在FPGA中亲手搭建一个发送端时，每一个比特的流动、每一次电平的变化，都必须由你精确地定义其时序和路径。这种“硬约束”下的设计过程，能让你真正体会到：

• 数据不是凭空出现的
• 每个模块都有自己的节奏
• 同步是系统稳定的关键

这正是工程思维的核心所在。

我们选择的设计目标是一个典型的基带数字通信发送端，包含以下四个核心功能模块：
1.数据源生成
2.串并转换
3.基带编码（如PAM4）
4.调制流程控制（基于状态机）

所有模块均采用同步设计，统一时钟驱动，支持仿真验证，整体架构简洁明了，非常适合初学者上手。

第一步：让数据“动起来”——数据源生成模块

任何通信系统的起点都是信息源。我们需要一个能持续输出二进制流的模块作为测试激励。

设计思路

最简单的做法是输出固定序列（比如"1010..."），但这测试覆盖率低。更好的方式是使用线性反馈移位寄存器（LFSR）生成伪随机序列。它的优势在于：

• 周期长、类随机，接近真实数据分布
• 硬件实现简单，仅需异或门和移位操作
• 易于复现和比对结果

我们设计一个8位LFSR，周期为255（除去全0状态），每拍输出一位。

关键代码解析

entity Data_Source is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; enable : in STD_LOGIC; data_out: out STD_LOGIC; valid : out STD_LOGIC ); end entity; architecture Behavioral of Data_Source is signal lfsr_reg : std_logic_vector(7 downto 0) := "11111111"; signal counter : integer range 0 to 255 := 0; begin process(clk) variable feedback : std_logic; begin if rising_edge(clk) then if reset = '1' then lfsr_reg <= (others => '1'); counter <= 0; valid <= '0'; elsif enable = '1' then feedback := lfsr_reg(7) xor lfsr_reg(5) xor lfsr_reg(4) xor lfsr_reg(3); lfsr_reg <= lfsr_reg(6 downto 0) & feedback; data_out <= lfsr_reg(0); valid <= '1'; counter <= counter + 1; else valid <= '0'; end if; end if; end process; end architecture;

🔍说明：这里选择了多项式 $ x^8 + x^6 + x^5 + x^4 + 1 $，对应抽头位置为7、5、4、3（从0开始编号）。每次将最高位参与异或后移入最低位，形成循环序列。

valid信号表示当前输出有效，可用于下游模块的使能判断；enable则控制整个发送启停，便于与系统同步。

第二步：把串行变并行——串并转换模块

FPGA擅长并行处理，但原始数据通常是串行到达的。为了后续高效编码，我们需要将连续的比特打包成符号单元。

应用场景举例

假设我们要做QPSK调制，每两个比特构成一个符号。那么就需要每收到两位数据就触发一次编码动作。

这就需要一个串并转换器（S/P Converter）。

模块设计要点

• 支持参数化宽度（如4位、8位）
• 使用移位寄存器暂存输入数据
• 当收集满N位后，发出done信号通知下一阶段

实现代码（泛型版本）

entity Serial_To_Parallel is generic ( WIDTH : integer := 4 ); Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; s_data_in : in STD_LOGIC; p_data_out : out STD_LOGIC_VECTOR(WIDTH-1 downto 0); done : out STD_LOGIC ); end entity; architecture Behavioral of Serial_To_Parallel is signal shift_reg : std_logic_vector(WIDTH-1 downto 0) := (others => '0'); signal count : integer range 0 to WIDTH := 0; begin process(clk) begin if rising_edge(clk) then if reset = '1' then shift_reg <= (others => '0'); count <= 0; done <= '0'; else shift_reg <= s_data_in & shift_reg(WIDTH-1 downto 1); count <= count + 1; if count = WIDTH - 1 then done <= '1'; else done <= '0'; end if; end if; end if; end process; p_data_out <= shift_reg; end architecture;

💡 提示：注意这里的计数是从0到WIDTH-1，共WIDTH个周期完成一次转换。done信号可连接至编码模块的使能端，实现流水线控制。

第三步：提升抗干扰能力——基带编码模块

直接传输原始比特容易受噪声影响，也不利于接收端恢复时钟。因此我们引入基带编码技术。

为什么要编码？

• 减少直流分量（避免变压器耦合失效）
• 增加跳变密度（帮助时钟恢复）
• 控制频谱分布（适应信道带宽）

本例中我们实现一种常见的多电平编码：4-PAM（四电平脉冲幅度调制）。

4-PAM 编码规则

虽然实际电压值无法在纯数字逻辑中体现，但我们可以通过两位输出来代表这四种状态，供后续DAC或调制模块使用。

VHDL 实现

entity PAM4_Encoder is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; bin_input : in STD_LOGIC_VECTOR(1 downto 0); pam4_out : out STD_LOGIC_VECTOR(1 downto 0) ); end entity; architecture Behavioral of PAM4_Encoder is begin process(clk) begin if rising_edge(clk) then if reset = '1' then pam4_out <= "00"; else case bin_input is when "00" => pam4_out <= "00"; -- -3 when "01" => pam4_out <= "01"; -- -1 when "10" => pam4_out <= "10"; -- +1 when "11" => pam4_out <= "11"; -- +3 when others => pam4_out <= "00"; end case; end if; end if; end process; end architecture;

✅ 这种查表式编码效率高、延迟小，特别适合高速链路。

第四步：系统的“大脑”——调制控制器（状态机设计）

前面各模块各自为战，现在需要一个“指挥官”来协调全局流程。

这就是我们的调制控制模块，本质上是一个有限状态机（FSM）。

状态划分建议

我们定义五个基本状态：

FSM 三段式写法推荐

虽然两段式也能工作，但三段式FSM更利于综合工具优化，也更容易排查毛刺问题。

type state_type is (IDLE, LOAD, ENCODE, MODULATE, FINISH); signal current_state, next_state : state_type; -- 当前状态更新 process(clk, reset) begin if reset = '1' then current_state <= IDLE; elsif rising_edge(clk) then current_state <= next_state; end if; end process; -- 下一状态决策（组合逻辑） process(current_state, enable, encoding_done) begin case current_state is when IDLE => if enable = '1' then next_state <= LOAD; else next_state <= IDLE; end if; when LOAD => next_state <= ENCODE; when ENCODE => if encoding_done = '1' then next_state <= MODULATE; else next_state <= ENCODE; end if; when MODULATE => next_state <= FINISH; when FINISH => next_state <= IDLE; when others => next_state <= IDLE; end case; end process; -- 输出逻辑（也可独立进程） mod_enable <= '1' when current_state = MODULATE else '0'; frame_start <= '1' when current_state = LOAD else '0';

⚠️ 注意事项：
- 所有状态转移必须在时钟边沿完成
- 避免在组合进程中产生锁存器（latch）
- 对未使用的状态统一导向IDLE，增强鲁棒性

如何连接这些模块？顶层设计来了！

最后一步是把这些模块像积木一样拼接起来，形成完整的发送系统。

顶层实体结构

entity Tx_System is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; enable : in STD_LOGIC; tx_data : out STD_LOGIC_VECTOR(1 downto 0); -- PAM4输出 frame_sync : out STD_LOGIC -- 帧同步信号 ); end entity; architecture Structural of Tx_System is signal s_data : STD_LOGIC; signal p_data : STD_LOGIC_VECTOR(1 downto 0); -- 2bit for 4-PAM signal enc_done : STD_LOGIC; signal mod_enable : STD_LOGIC; begin U1: entity work.Data_Source port map(clk => clk, reset => reset, enable => enable, data_out => s_data, valid => open); U2: entity work.Serial_To_Parallel generic map(WIDTH => 2) port map(clk => clk, reset => reset, s_data_in => s_data, p_data_out => p_data, done => enc_done); U3: entity work.PAM4_Encoder port map(clk => clk, reset => reset, bin_input => p_data, pam4_out => tx_data); U4: entity work.Modulation_Controller port map(clk => clk, reset => reset, enable => enable, encoding_done => enc_done, mod_enable => mod_enable, frame_start => frame_sync); end architecture;

🎯 小技巧：使用open关键字可以忽略不需要连接的输出端口（如valid），保持接口整洁。

怎么验证？必须写 Testbench！

没有仿真的设计等于空中楼阁。下面是一个极简版Testbench模板，帮助你观察关键信号波形。

示例 Testbench

entity tb_tx_system is end entity; architecture Behavioral of tb_tx_system is signal clk : STD_LOGIC := '0'; signal reset, enable : STD_LOGIC := '0'; signal tx_data : STD_LOGIC_VECTOR(1 downto 0); signal frame_sync : STD_LOGIC; begin -- 被测系统实例化 uut: entity work.Tx_System port map(clk => clk, reset => reset, enable => enable, tx_data => tx_data, frame_sync => frame_sync); -- 时钟生成：50MHz clk <= not clk after 10 ns; -- 测试激励 process begin wait for 20 ns; reset <= '1'; wait for 20 ns; reset <= '0'; enable <= '1'; wait for 800 ns; -- 发送若干符号 enable <= '0'; wait; end process; end architecture;

在ModelSim中运行该测试，你可以清晰看到：
- 数据源是否正常输出
- 串并转换是否按时完成
- 编码输出是否符合预期
- 帧同步信号是否准确对齐

常见坑点与调试秘籍

很多同学在做VHDL大作业时踩过的坑，我们都帮你总结好了：

💬 经验之谈：先仿真再综合，先局部再整体。不要一次性连完所有模块，而是逐个验证后再集成。

教学价值与扩展方向

这套设计方案之所以特别适合VHDL课程设计大作业，是因为它：

✅ 覆盖了VHDL核心语法要素：
- 信号与变量
- 进程与敏感列表
- 结构化设计（component instantiation）
- 状态机建模
- 泛型（generic）参数化

✅ 符合工程实践规范：
- 模块化分层
- 同步设计原则
- 可验证性强

✅ 具备良好扩展性：

未来甚至可以将其部署到Xilinx Artix-7等开发板上，外接ADC/DAC或无线模块，真正实现软硬协同的通信原型。

写在最后

你看，所谓的“复杂通信系统”，其实不过是由一个个小模块组成的有机整体。只要你掌握了数据流、控制流、时序同步这三个关键词，就能从容应对各种VHDL课程设计挑战。

这篇文章的目的不是给你一个“成品代码”，而是带你走一遍真实的数字系统设计流程：

1. 明确需求→ 2.分解模块→ 3.逐个实现→ 4.集成验证

这才是工程师应有的思维方式。

如果你正面临VHDL课程设计大作业的压力，不妨就拿这个发送端项目练手。照着步骤一步步来，你会发现：原来我也可以做出一个像模像样的通信系统！

如果你在实现过程中遇到具体问题，欢迎留言交流。让我们一起把课堂知识，变成真正能跑起来的代码。