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在金属氧化物半导体（CMOS）集成电路中，随着工艺水平的不断提升，器件的尺寸缩小至深亚微米以上，器件的性能和速度不断提升，以降低成本。但在缩小工艺尺寸的同时，也带来了一些可靠性方面的问题，静电放电损伤就是其中一个比较突出的问题。

在现实使用环境中，到处都存在电容效应，静电电荷可以存储在任何物体中，静电放电现象随处可见。针对集成电路，当前业界比较公认的三种静电放电模型是人体放电模型（Human body Model，以下简称HBM）、机器放电模型（Machine Model，以下简称MM）和器件充电模型（Charged DeviceMode，以下简称CDM）。这三种模型中，HBM和MM由于提出较早而被人们熟知，工程师们也有针对性地设计了各种各样的静电保护结构来提升器件的静电放电防护水平。但随着工艺水平和器件功能的复杂度提升，器件的体积和面积越来越大，另一种静电放电模型CDM逐渐成为一个突出的问题。

1. CDM与HBM/MM的区别

HBM是指人因走动摩擦或其他原因在身体上积累了静电电荷，当人体接触器件时，人体上积累的电荷就会经过器件的某一个引脚进入器件内部，再经过器件放电到大地。这个放电过程会在短到几百毫秒的时间内产生数安培的放电电流，从而烧毁器件。其等效电阻为1 500 Ω，电容100 pF，等效电路如下图所示。

MM是指机器或测试机的金属机械手臂自身积累了静电电荷，当机器碰到器件时，就会通过器件的某个引脚放电，造成器件损伤。因为金属的等效电阻为0 Ω，其等效电容定为200 pF，其放电的过程比HBM的放电过程更短，在几毫微秒到几十毫微秒之内会有数安培的瞬间放电电流产生，造成器件损伤；MM的等效电路如下图所示。

CDM是指器件由于摩擦或电场感应等原因，在器件内部积累了大量的静电电荷，在积累静电电荷的过程中，因为没有通路，所以还未造成器件的损伤。当带有大量电荷的器件接触地面或接地良好物体时，器件内部的电荷就会从器件自身向外流出，造成放电现象。器件面积越大，积累的电荷越多，释放的电流就越大。这种放电模型的放电时间更短，在实际测试中也很难被模拟，不同的放置方式、不同的封装形式都会导致不同的放电电流。CDM示意图如下图所示。

在这三种静电放电模型中，CDM的峰值电流是HBM和MM的40倍，放电速度是HBM和MM的100倍，CDM是三种模型中造成损伤最严重的一种。三种不同放电模式的放电电流如下图所示。

2. CDM的产生原因

在集成电路的整个生产与制造过程中，能够产生静电电荷的场所与物体非常多，与HBM和MM相比，CDM的静电电荷来源无法预见，CDM非常难以控制和防护。能够产生静电电荷的常见物品和场合有晶圆夹具、晶圆探针、输送带传送系统、干燥箱、显微镜及检验试验设备、封装过程、测试过程、测试座和烧写器等，特别是带有玻璃、塑料和陶瓷等材质的物体。当器件与这些物体接触时，由于电场感应或摩擦带电的方式导致电路自身附着大量电荷而发生典型的CDM失效。

在CDM模型中，静电电荷是存储在器件自身上的。由于器件是处于悬空状态，积累在器件体内的静电电荷因同性相斥，在器件内部的电场是均匀分布的，但是集成电路的器件都是制作在硅片表面几个微米的厚度内。如图5所示，在一0.8 μm的CMOS制程技术中，其N阱的深度约2 μm，N+或P+扩散层的深度仅约0.17 μm，但硅片的厚度约有250~300 μm，因此大部分的静电电荷是储存在器件的衬底之中。

当一个积聚CDM静电电荷的器件突然接触大地，累积在器件体内的电荷便会突然向这个接地的引脚集中，而产生放电电流。这时静电电荷能在很短的时间内从器件本体流出，在输入级电路的栅极上瞬时产生过高的电压，这个电压跨接在栅极氧化层上，导致栅极氧化层损伤。虽然该输入级的PAD旁都放置了静电防护电路，但由于CDM的电流泄放速度快、能量大，静电保护电路来不及导通泄放的CDM电流，仍导致输入级电路的栅极损伤。

3. 为何CDM防护更具挑战

• 极快的放电速度使保护电路难以响应：CDM放电的瞬时功率极高，其电流脉冲的上升时间在纳秒甚至亚纳秒级别。芯片内部的ESD保护元件（如二极管、MOS管）从感应到过压到完全导通需要一定时间。对于CDM这种“闪电式”的袭击，保护电路可能还未完全开启，破坏性的电流就已经穿过它所要保护的、更为脆弱的核心电路（例如薄栅氧）造成了损伤。

• 放电路径难以控制：HBM的放电路径通常是从输入/输出引脚到电源或地，这个路径是设计中预期并重点保护的。而CDM是电荷从芯片内部（如衬底、引线框架）寻找阻抗最低的路径流向接地的引脚。这个路径具有很大的随机性和分布性，电荷可能绕过设计好的主保护电路，通过非预期的寄生路径（例如寄生的双极型晶体管）泄放，直接击穿脆弱的核心器件。

• 先进制程和大型封装加剧了CDM风险：随着芯片制程不断缩小，晶体管的栅氧层越来越薄，更容易被高压击穿。同时，为了集成更多功能，芯片的封装尺寸和引脚数量不断增加。更大的封装意味着芯片本身可以储存更多的电荷（电容更大），在CDM事件中会释放出更强的峰值电流。因此，越是先进、复杂的芯片，面对CDM时往往也越脆弱。

• 防护设计与性能的权衡：对于某些高性能电路，如射频或高速接口，其性能对任何额外的寄生电容都极为敏感。为了不牺牲信号质量，这些引脚往往无法添加大尺寸的传统ESD保护结构，这使得它们在CDM事件面前更加不堪一击。

  4. 失效的具体表现形式

• 介质击穿：高电压差导致栅氧层等薄介质被击穿。例如在跨电压域设计中，电荷若无法通过低阻抗路径泄放（如ESD钳位电路），会绕道击穿MOS管栅极

• 热失效：瞬时大电流（电流密度可达10⁹ A/cm²）在局部产生焦耳热，形成超过1000K/μm的温度梯度，使金属互连线熔断或PN结短路。该过程分三阶段：欧姆加热、温度正反馈（电阻率升高加剧发热）、材料熔融（硅1414℃、铝660℃）

• 寄生路径导通：电荷可能通过非设计路径泄放，例如浮阱（Floating Nwell）或寄生二极管，若这些结构未设计耐高压能力，会优先被击穿