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一、AXI4的使用
1.latency
axi4的lateny的意义是就是表示hls ip向memory总线发起req的请求比实际
要读数据或者写数据要早的时间，也就是req请求和data读写之间的latency.

2.max_read_burst_lenght
表示读突发长度

3.num_read_outstanding
表示req的请求数，也就是发起多少轮burst请求

4.depth
表示的是输入或者输出样本数，这个表示hls ip能访问的DDR内容空间大小

二、如何设计m_axi总线为64bit呢

需要进行接口配置，来完成64bit的address访问，因为默认是32bit的

三、关于m_axi总线使用volatile问题

void example(volatile int *a){
#pragma HLS INTERFACE m_axi depth=50 port=a
#pragma HLS INTERFACE s_axilite port=return bundle=AXILiteS
int i;
int buff[50];
memcpy(buff,(const int*)a,50*sizeof(int));
for(i=0; i < 50; i++){
buff[i] = buff[i] + 100;
}
memcpy((int *)a,buff,50*sizeof(int));
}

建议用户对这个代码使用volatile和不使用volatile进行实验！建议不要使用volatile访问！

volatile修饰的memory访问是memory_io_acees，而不是memory_aceess,这个会影响总线访问DDR的效率的。

这个有时候会影响效率，有时候不影响，用户可以自己测试看看，我这里就是提醒一下！！

四、关于m_axi基地址设置稳定

默认情况下，基地址为0x0这个地址，实际上可以使用指令进行基地址的设置。可以直接加个端口，也可以使用指令约束加端口，或者使用axilite来指定。

五、部分优化指令
allocation
array_map
array_partition
array_reshape
data_pack
dataflow
dependence
expression_balance
function_instrante
inline
interface
latency
loop_flatten
loop_merge
loop_tripcount
occurence
pipeline
resource
stream
unroll

六、FSM编码方式用户可以修改

默认 FSM 编码样式为 onehot。其它可用选项包括 auto、binary 和 gray。如果选择 auto，Vivado HLS 可使用
onehot 默认设置来实现编码样式，但 Vivado Design Suite 可在逻辑综合期间提取并重新实现 FSM 样式。如果选择任
何其它编码样式（binary、onehot 或 gray），则赛灵思逻辑综合工具无法对编码样式进行重新优化。