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从零开始玩转 EGO1 开发板：Vivado 数字逻辑实战全记录

你是不是也经历过这样的时刻？
数字逻辑课上，老师扔下一句“用 FPGA 做个计数器”，然后你就一头扎进 Vivado，面对满屏英文界面不知所措。下载驱动失败、引脚配错、按键抖动、数码管乱闪……明明仿真都对了，为什么板子就是不亮？

别慌。我当年也是这么过来的。

今天这篇指南，不是什么高大上的论文综述，而是一个真实踩过所有坑、熬过无数夜的工程笔记——带你一步步走通EGO1 开发板 + Vivado的完整开发流程。不讲虚的，只讲你在做课程设计时真正需要的东西。

为什么是 EGO1？它到底适合干什么？

先说清楚：EGO1 不是你拿来打游戏或者跑 Linux 的开发板。它的定位很明确——教学级 FPGA 实验平台。

核心芯片是 Xilinx Artix-7 XC7A35T，听起来很高大上，其实你可以把它想象成一块“可编程的数字积木”。你想让它当计数器、状态机、甚至 mini CPU，都可以，关键看你怎么搭。

它有什么资源？
-8 个 LED：最直观的状态指示
-4 个按钮 + 4 个拨码开关：输入控制信号
-4 位七段数码管：显示数值（但不能同时点亮）
-100MHz 有源晶振：系统主时钟
-Pmod 接口：可以外接传感器、显示屏等扩展模块
-USB-JTAG 下载线集成在板上：插根 USB 线就能烧程序

这些配置刚好够你完成大多数《数字逻辑》课程的大作业：加法器、计数器、交通灯、电子钟、密码锁……统统不在话下。

更重要的是，Digilent 官方提供了完整的引脚定义文档和参考设计，省去了你自己查手册的麻烦。

第一步：把 Vivado 给“驯服”

很多人卡在第一步：打开 Vivado，点来点去不知道从哪开始。

别怕，我们跳过那些花里胡哨的功能，直奔主题。

创建工程三连问：

1. 我要用哪个芯片？→XC7A35TCPG236-1
2. 我用什么语言写代码？→ Verilog
3. 我要不要仿真？→ 要！

建议你一开始就建好目录结构，比如这样：

/my_logic_lab ├── src/ │ └── top_module.v ├── tb/ │ └── testbench.v └── constraints/ └── ego1.xdc

这样做有两个好处：
- 文件清晰，不会搞混；
- 后面写 Tcl 脚本自动化的时候可以直接引用。

可以不用鼠标的操作方式（高级技巧）

如果你以后想批量处理多个项目，学会用 Tcl 是加分项。下面这个脚本可以一键创建基础工程：

create_project counter_demo ./counter_demo -part xc7a35tcpg236-1 set_property target_language Verilog [current_project] add_files -norecurse ./src/top_module.v create_fileset -simset sim_1 add_files -fileset sim_1 -norecurse ./tb/testbench.v

保存为init.tcl，在 Vivado 的 Tcl Console 里运行就行。下次复制粘贴改个名字就能快速开新项目。

写 Verilog 不是写软件，得懂“硬件思维”

很多同学写 Verilog 的时候还带着 C 语言的思维，结果综合报错一堆。

记住一句话：你不是在写程序，是在描述电路的行为。

同步设计是铁律

FPGA 里的逻辑大多靠时钟驱动。一个典型的同步计数器长这样：

module counter_4bit ( input clk, input rst_n, output reg [3:0] count ); always @(posedge clk or negedge rst_n) begin if (!rst_n) count <= 4'b0; else count <= count + 1; end endmodule

注意三点：
1. 复位信号低电平有效（rst_n），这是板上按钮的实际接法；
2. 使用非阻塞赋值<=，确保时序逻辑调度正确；
3. 所有操作都在时钟上升沿触发，避免亚稳态。

这种风格虽然看起来啰嗦，但它稳定、可预测、容易被工具综合成高效电路。

按键为什么会“抖”？消抖模块怎么写才靠谱？

你有没有试过按一下按钮，LED 却闪了好几次？这就是机械按键的“抖动”问题。

人眼感觉是一次按下，但实际上触点会弹跳几十毫秒。如果不处理，你的计数器可能一次按键加了五次。

解决办法：延时采样 + 状态锁定

下面是我在 EGO1 上验证过的消抖模块：

module debounce ( input clk, // 100MHz input btn_in, // 原始输入 output reg btn_out // 稳定输出 ); reg [19:0] counter; wire cnt_rst = (btn_in != btn_out); wire cnt_full = (counter == 20'd999_999); // ~10ms always @(posedge clk) begin if (cnt_rst) counter <= 20'd0; else if (!cnt_full) counter <= counter + 1; end always @(posedge clk) begin if (cnt_full) btn_out <= btn_in; end endmodule

原理很简单：
- 检测到按键变化就清零计数器；
- 只有连续 10ms 检测到同一电平，才认为是真的改变了；
- 输出更新只发生在时钟边沿，保证同步性。

把这个模块封装好，后面所有涉及按钮的设计都能复用。

数码管显示为啥要“动态扫描”？

EGO1 上的四位七段数码管是共阴极、共享段选信号的。也就是说，你只能控制“哪一位亮”，以及“a~g 哪些段亮”。

如果想让1234四位同时显示，必须快速轮询每一位，利用人眼视觉暂留效应实现“伪并行”。

典型做法是：
1. 分频出一个 1kHz 左右的扫描时钟；
2. 用 2-bit 计数器循环选择当前要显示的位（sel[1:0]）；
3. 根据当前位，从四个寄存器中取出对应数字，送入译码器；
4. 输出段信号和位使能信号。

示例代码片段：

// 扫描控制 reg [1:0] current_digit; always @(posedge clk_1kHz) begin current_digit <= current_digit + 1; end // 位选信号 assign digit_sel = ~(4'b1 << current_digit); // 注意：低电平有效 // 数据选择 always @(*) begin case (current_digit) 2'd0: display_data = data_reg[3]; 2'd1: display_data = data_reg[2]; 2'd2: display_data = data_reg[1]; 2'd3: display_data = data_reg[0]; endcase end

再配合 BCD 到七段的译码器，就可以把数字正确显示出来了。

引脚绑定不能错：XDC 文件才是最后一步

哪怕你的逻辑完美无瑕，只要引脚没绑对，板子就不会工作。

XDC 文件本质上就是一份“物理连接说明书”。

这是我常用的ego1.xdc片段：

## 时钟输入 set_property PACKAGE_PIN J15 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] create_clock -period 10.000 -name sys_clk [get_ports clk] ## 复位按钮（低电平有效） set_property PACKAGE_PIN G12 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] ## LED 输出 set_property PACKAGE_PIN M15 [get_ports {led[0]}] set_property PACKAGE_PIN M14 [get_ports {led[1]}] set_property PACKAGE_PIN U14 [get_ports {led[2]}] set_property PACKAGE_PIN U13 [get_ports {led[3]}] set_property IOSTANDARD LVCMOS33 [get_ports led[*]] ## 拨码开关输入 set_property PACKAGE_PIN D18 [get_ports {sw[0]}] set_property PACKAGE_PIN H18 [get_ports {sw[1]}] set_property PACKAGE_PIN N17 [get_ports {sw[2]}] set_property PACKAGE_PIN P17 [get_ports {sw[3]}] set_property IOSTANDARD LVCMOS33 [get_ports sw[*]]

⚠️ 小提示：记得去 Digilent 官网下载 EGO1 的 Master XDC 文件，里面有全部引脚定义。不要凭记忆或猜测！

实战案例：做一个会自增的四位计数器

假设你要做的大作业是：“每按一次‘+’键，数码管加一；达到 9999 后归零。”

我们可以拆解成以下几个模块：

顶层设计大致如下：

module top_counter( input clk, input btn_inc, output [7:0] seg_data, // a~g + dp output [3:0] digit_sel // 位选 ); wire clk_1kHz; wire btn_stable; // 分频 clk_div #(.DIV_RATIO(50000)) u_div(.clk_in(clk), .clk_out(clk_1kHz)); // 消抖 debounce u_deb (.clk(clk), .btn_in(btn_inc), .btn_out(btn_stable)); // 四位 BCD 计数器 bcd_counter_chain u_cnt ( .clk(clk), .rst_n(1'b1), .en(btn_stable), .carry_out(), .bcd_out({d3,d2,d1,d0}) ); // 动态扫描显示 seven_seg_display u_disp ( .clk(clk_1kHz), .data_in({d3,d2,d1,d0}), .seg_out(seg_data), .digit_sel(digit_sel) ); endmodule

整个系统像一条流水线：按键 → 消抖 → 触发计数 → 更新显示。

调试经验分享：那些没人告诉你的事

1. 先仿真再下载

别急着烧板子！先在 Vivado 里跑个 Testbench，看看波形对不对。

比如测试计数器是否正确进位，看count[3:0]是否从 9 跳回 0 并产生 carry。

2. 查看综合后的原理图

有时候你以为写了组合逻辑，结果综合成了锁存器（latch）。右键点击模块 → “View RTL Schematic”，一眼就能看出问题。

3. 时序违例怎么办？

如果 Implementation 阶段出现[Timing 38-282]警告，说明某些路径没满足建立时间。

解决方案：
- 插入寄存器打拍；
- 降低工作频率；
- 使用流水线结构优化关键路径。

对于课程设计来说，只要功能能跑起来就行，不必强求 100MHz 满速运行。

最后一点思考：这门课到底教会了我们什么？

做完这个大作业，你可能会觉得：“终于搞定了，再也不想碰 FPGA。”

但回头想想，你其实已经掌握了现代数字系统设计的核心方法论：

• 模块化设计：把复杂系统拆成小模块，逐个击破；
• 自顶向下设计流程：从需求分析到功能划分再到编码实现；
• 软硬协同验证：仿真 + 实物调试结合；
• 工程规范意识：命名规则、注释习惯、版本管理……

这些能力，远比“做个计数器”本身重要得多。

当你将来接触 ARM、RISC-V、SoC 设计时，会发现今天的经历竟是如此熟悉。

如果你正在为数字逻辑大作业焦头烂额，不妨停下来，照着这个流程一步一步来。
先把最小系统跑通：时钟进来 → 按键消抖 → 控制 LED → 显示数字。

剩下的，不过是把模块拼上去而已。

欢迎在评论区留言交流你的实现过程，遇到什么坑、怎么解决的，我们一起讨论。