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锁相环（Phase-Locked Loop, PLL）是一种基于反馈控制的闭环电子系统，通过动态调节输出信号的频率和相位，使其与输入参考信号保持精确同步。

1. 基本组成

PLL主要由三个核心模块构成（部分系统包含分频器）：

• 鉴相器（Phase Detector, PD）

  • 比较输入参考信号（如外部晶振时钟）与反馈信号的瞬时相位差，输出与相位差成正比的误差电压 uD(t)（模拟乘法器实现时，输出为两信号乘积的高频和频分量与低频差频分量之和）

  • 数学表达：若输入信号 ui(t)=Umsin(ωit+θi)，反馈信号 uo(t)=Uocos(ωot+θo)，则输出误差信号为：

    uD(t)=Kdsin[(ωi−ωo)t+(θi−θo)]

• 环路滤波器（Loop Filter, LF）

  • 低通滤波器，滤除误差信号中的高频噪声及和频分量，保留低频差频分量，生成平滑的直流控制电压 uC(t) 驱动压控振荡器

  • 常用类型包括RC积分滤波器（无源）和有源比例积分滤波器（可提高环路稳定性）

• 压控振荡器（Voltage Controlled Oscillator, VCO）

  • 根据控制电压 uC(t) 线性调节输出频率 ωo，满足关系：

    ωo(t)=ω0+KouC(t)

    其中 ω0为固有振荡频率，Ko为压控灵敏度（单位：rad/s·V）

• 分频器（可选）

  在频率合成器中，VCO输出经分频（分频比 N）后反馈至PD，使输出频率 fo=N⋅fref（fref为参考频率）

2. 工作原理：闭环反馈与锁定过程

PLL通过负反馈实现“频率牵引→相位锁定”的动态调节：

• 失锁状态（初始或输入突变）

  输入信号频率 ωi≠ωo，相位差 θe(t) 时变，PD输出动态误差电压。

• 频率牵引（捕捉过程）

  误差电压 uC(t) 驱动VCO频率 ωo向 ωi逼近（若 ωi>ωo，则 uC(t) 增大使 ωo升高；反之则降低）

• 相位锁定（稳态）

  当 ωo=ωi时，相位差 θe恒定（剩余相位误差），PD输出直流电压维持VCO频率不变，系统锁定：

  此时输出信号与输入信号频率相同、相位差固定（被“锁住”）

3. 关键工作状态

• 捕捉带（Pull-in Range）

  PLL能从失锁状态自动进入锁定的最大允许初始频差范围（由环路增益和滤波器带宽决定）

• 同步带（Lock Range）

  锁定状态下，PLL能跟踪输入信号频率变化的最大范围（通常大于捕捉带）

4. 总结

PLL的倍频过程是一个动态的闭环反馈控制，其目标是使系统进入并维持在“锁定”状态：

• 失锁与捕捉：开始时，VCO输出频率可能不等于N × f_ref，鉴相器会检测到参考信号与反馈信号之间存在相位/频率差，并输出误差电压。该电压经环路滤波后控制VCO，使其输出频率朝着减小差异的方向变化

• 锁定：当VCO输出频率恰好等于N × f_ref时，反馈回鉴相器的信号频率（f_out/N）与参考信号频率（f_ref）相等，相位差保持恒定。此时鉴相器输出一个稳定的直流电压，VCO频率也稳定下来，PLL进入“锁定”状态。锁定后，即便外部条件有微小变化，环路也能通过反馈控制自动调节，维持输出频率稳定