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Layout拓扑

DDR在PCB Layout中主要有两种拓扑结构，分别为T型和fIy-by。拓扑结构的改变，也会导致信号之间产生不同的偏差，所以不同的拓扑上Training过程中也会有一些差异。

T型拓扑主要在DDR3之前会使用，适用于传输速率不是很高的场景，T型拓扑在Layout上更容易实现CA、CLK的等长布线，使得CA、CLK相对于DQ之间的skew能够在PCB设计上就满足spec要求。

DDR3开始，时钟频率已经超过1GHz了，如果使用T型拓扑，信号质量会很差，相应的眼图质量也很差，fly-by拓扑则可以解决这个问题，但是会衍生出另一个问题：CA/CLK到达每个颗粒的时间不一致。为了解决这个问题，在 Training上也会有些调整，主要是增加了Write Leveling这个步骤。

Training

以LPDDR4举例，其标准里面描述的Training类型有以下：

1. ZQ Calibration
2. Command Bus Training
3. CA Vref Training
4. Read Preamble Training
5. RD DQ Calibration
6. Write Leveling
7. DQS-DQ Training
8. DQ Vref Training

ZQ Calibration

主要用于将SDRAM内部驱动电阻组校准为较为精准的240Ω，其目的是阻抗匹配，提高信号完整性。原理是利用外部高精度240Ω作为参考，调节内部电阻，并检测分压值，当电压达到VDDQ/2的附近，则完成校准。

Command Bus Training

主要是调整CS与CA的相位，使得这些信号在被CK采样时，满足SETUP和HOLD时序，从而保证SDRAM能够正确且稳定的接收到相应的命令。

CA Vref Training

作用在于找到一个合适的参考电压，在该参考电压下能获得最宽的眼图，通常是配置 Command Bus Training使用，这两个training步骤可以找到CA的眼图中心，提高数据采样的稳定性。

Read Preamble Training

作用是让DDR controller能正确采样到DQS。一般在读操作中，DDR controller会截取一段DQS区间去采样，提前或延后了都会导致数据丢失，所以需要做这个操作，避免丢失数据。

RD DQ Calibration

作用是对齐读DDR时的DQS和DQ。使得在DDR controller侧，通过DQS能采样到有效的DQ，从而保证DDR controller能够正确接收到数据。

Write Leveling

作用是对齐CK和DQS，因为在fly-by拓扑中，DDR颗粒间接收到的CK是有偏差的，为了消除这个偏差，则需要做Write Leveling操作，使得CK和DQS到达每个DDR颗粒都是对齐的。

DQS-DQ Training

作用是对齐DQS和DQ，因为在写操作时，DQ是通过DQS采样的，所以需要将DQS的边沿对齐到DQ中心，从而保证DQ能稳定被采样到。

DQ Vref Training

作用同样也是寻找一个合适的参考电压，在该参考电压下能获得最宽的眼图。通常是配置 DQS-DQ Training使用，这两个training步骤可以找到DQ的眼图中心，提高数据采样的稳定性。