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1.axi-mm的latency怎么样用？
2.pipeline的flush怎么用？
3.如何降低axilite寄存器配置对vivado hls的module模块的latency和II的影响?
4.如何在hls中实现ready的随机握手？
5.rtl黑盒设计如何应用？
6.如何模拟verilog模式中always-run运行模式？
7.如何设计moore或者mealy状态机？
8.如何利用vivado hls设计feedback设计？

以上设计，你会吗？